新财观 | 无EUV之路：“韬（τ）定律”的架构创新与国产算力突围

作者：黄乐平，华泰证券研究所全球科技战略首席分析师

日前，华为公司何庭波在IEEE ISCAS 2026会议上正式提出了“韬（τ）定律”。该定律的核心思想是以“时间微缩”替代传统的“几何微缩”，通过器件、电路、芯片、系统四个层次的协同创新，提升晶体管集成密度。华为提出的目标是，到2031年，在不使用极紫外光刻（EUV）设备的前提下，实现芯片效能达到等效1.4纳米制程的水平。

基于对华为所披露技术路径以及全球半导体产业发展趋势的分析，笔者认为可以从以下三个层面来理解“韬定律”的意义与影响。

一、本质上是系统技术协同优化方法论的演进，体现深厚的系统架构定义能力

随着摩尔定律逐步放缓，单纯依靠缩小晶体管体积来提升芯片性能的经济效益已经显著降低。当前，系统技术协同优化（STCO）正成为一种新兴的设计方法论，其核心思路是为不同的功能单元匹配最合适的制造工艺和互连技术，以实现系统层面的全局最优。笔者认为，“韬定律”的本质正是STCO方法论的进一步演进。它提出的从器件、电路到芯片、系统的四维优化理念，与当前英伟达、台积电、苹果等全球芯片巨头在高级系统级协同设计方面的探索不谋而合。不同之处在于，华为提供了一条在特定物理限制条件下，以架构创新弥补先进制程空窗期的差异化实现路径。

二、有望缓解国产AI算力供给压力，带动本土半导体产业链升级

受EUV设备进口限制影响，当前国内AI算力芯片的工艺制程大致停留在5纳米至7纳米区间，与全球最前沿的2纳米芯片相比，存在五年以上的代际差距（参照台积电量产时间表）。笔者认为，如果“韬定律”能够顺利落地，将为国产AI算力芯片提供一条不依赖EUV设备的性能提升路径，有望显著改善国产芯片的算力水平。特别是其核心创新——“逻辑折叠”与3D堆叠技术，大幅提升了制造工艺的复杂度，推动行业技术重心加速向“超越摩尔”的框架迁移。这在底层逻辑上开辟了一条不依赖传统微缩路线的新升级通道。

三、技术路线与全球主流趋势高度契合，长期将促进全球半导体技术演进

从全球产业视角观察，“韬定律”所提出的四层协同路径——器件优化、逻辑折叠、全栈协同、灵衢总线——在底层逻辑上与当前全球主流技术路线高度契合，包括环绕栅极（GAA）结构、背面供电（BS-PDN）、先进封装以及共封装光学（CPO）光互联等。笔者认为，这一路线与ASML等公司推进的高数值孔径极紫外光刻（High-NA EUV）为代表的物理微缩路线，并非简单的互相替代关系，而是从不同维度共同提升半导体性能。长期来看，这种双轨并行的技术探索，将共同拓宽全球半导体行业的理论与应用边界。

对产业环节的潜在影响与风险提示

鉴于“韬定律”对全栈协同和高密度堆叠的依赖，本土代工龙头企业基于DUV技术的先进工艺产线，有望在华为向1.4纳米等效效能演进的过程中发挥关键作用。与此同时，工艺复杂度的提升，或将同步拉动先进封装板块的需求，催化头部设备厂商在刻蚀、薄膜、键合、化学机械抛光（CMP）等关键步骤上的订单增长，带动上游EDA工具中3D-IC全流程设计的规模化应用，并加速系统层级CPO等高带宽光互联技术的产业化落地。

需要指出的是，相关技术的发展仍面临若干不确定性。首先，人工智能技术进展可能不及预期，受成本、落地效果等因素限制，技术推广节奏或有所滞后。其次，宏观经济波动与地缘政治及贸易摩擦风险依然存在，若主要货币汇率短期内大幅波动，可能影响半导体企业的出口利润率；在汇率波动加剧、地缘冲突升级的环境下，相关企业业绩可能受到阶段性冲击。此外，半导体行业本身具有周期性，在扩产节奏波动时，出货量也可能阶段性承压。

编辑：王菁

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